RETI LOGICHE
Corso di laurea in Ingegneria Elettronica e Informatica - a.a. 2017-2018

Prof. Virginio Cantoni



Il modulo Reti Logiche intende fornire i fondamenti dell'algebra di Boole, i metodi e le tecniche di analisi e di progetto delle reti logiche combinatorie e sequenziali sincrone e asincrone e una descrizione delle funzioni dell'unità aritmetica inquadrate nello scenario dell'architettura di un processore numerico.
Le esercitazioni vertono sull'analisi e sintesi di reti logiche e sugli algoritmi per le operazioni aritmetiche in presenza di un addizionatore.
Al termine del corso lo studente sarà in grado di analizzare e progettare le reti logiche più comuni e di comprendere le funzioni dell'unità aritmetica e le relative prestazioni.


Last update, 24 November 2018


1.      Design of Integrated Digital Systems
2.1    Combinational Logic Circuits. Gate Circuits and Boolean Equations
2.2a   Circuit Optimization
2.2b   BCD to 7-segment display controller
2.3    Tison & Patrick
2.4    Quine-McCluskey (Tabular) Minimization
3       Other Gate Types
4.1    Combinational vs Sequential
5.1    Sequential Synchronous Circuit Analysis
5.2    The Design Procedure
5.3    Redundant States
5.4    Counters - first part
5.5    Counters - second part
5.6    Asynchronous sequential circuits
5.7    Redundant States in Sequential Circuits


Descrizione della prova d'ESAME

ESAMI 2017/2018:


ESAMI 2016/2017:


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Contact:    virginio.cantoni@unipv.it (prof. Virginio Cantoni)