RETI LOGICHE
Corso di laurea in Ingegneria Elettronica e Informatica - a.a. 2018-2019

Prof. Virginio Cantoni


Il modulo Reti Logiche intende fornire i fondamenti dell'algebra di Boole, i metodi e le tecniche di analisi e di progetto delle reti logiche combinatorie e sequenziali sincrone e asincrone e una descrizione delle funzioni dell'unità aritmetica inquadrate nello scenario dell'architettura di un processore numerico.
Le esercitazioni vertono sull'analisi e sintesi di reti logiche e sugli algoritmi per le operazioni aritmetiche in presenza di un addizionatore.
Al termine del corso lo studente sarà in grado di analizzare e progettare le reti logiche più comuni e di comprendere le funzioni dell'unità aritmetica e le relative prestazioni.


Last update, 10 October 2019



>>>> APPELLO STRAORDINARIO: giorno fissato 08/11/2019, ore 16:00, aula EF4


1.      Design of Integrated Digital Systems
2.      Combinational Logic Circuits
3.      Karnaugh maps
4.      Tison's method - Petrick function
5.      Quine-McCluskey Minimization
6.      BCD to 7-segment display controller
7.      Other Gate Types
8.      Arithmetic Logic Unit
9.      Combinatioral Hazards
10.    Sequential networks
11.    Sequential Synchronous Circuit Analysis
12.    Sequential Circuit Design
13.    Redundant States
14.    Counters - part I
15.    Counters - part II
16.    Asynchronous Sequential Circuits - part I
17.    Asynchronous Sequential Circuits - part II


Descrizione della prova d'ESAME

ESAMI 2018/2019:



ESAMI 2017/2018:

ESAMI 2016/2017:


Materiale didattico consigliato:


Contact:    virginio.cantoni@unipv.it (prof. Virginio Cantoni)