RETI LOGICHE
Corso di laurea in Ingegneria Elettronica e Informatica - a.a. 2016-2017

Prof. Virginio Cantoni



Il modulo Reti Logiche intende fornire i fondamenti dell'algebra di Boole, i metodi e le tecniche di analisi e di progetto delle reti logiche combinatorie e sequenziali sincrone e asincrone e una descrizione delle funzioni dell'unità aritmetica inquadrate nello scenario dell'architettura di un processore numerico.
Le esercitazioni vertono sull'analisi e sintesi di reti logiche e sugli algoritmi per le operazioni aritmetiche in presenza di un addizionatore.
Al termine del corso lo studente sarà in grado di analizzare e progettare le reti logiche più comuni e di comprendere le funzioni dell'unità aritmetica e le relative prestazioni.
Per informazioni dettagliate invitiamo a visitare la scheda del corso sul sito della Facoltà di Ingegneria.


Last update, 27 June 2017


1. Lesson 1
2. Lesson 2.1 - Boolean Algebra
3. Lesson 2.2 - Karnaugh
4. Lesson 2.3 - Tison & Patrick
5. Lesson 2.4 - Quine McCluskey
6. Lesson 3 - NAND NOR
7. Lesson 4.1 - Iterative Combinational Circuits
8. Lesson 4.2 - Combinational Hazards
9. Lesson 5.1 - Combinational vs Sequential
10. Lesson 5.2 - Sequential Synchronous Circuit Analysis
11. Lesson 5.3 - Sequential Circuit Design
12. Lesson 5.4 - Redundant States
13. Lesson 5.5 - Asynchronous Sequential Circuits
14. Lesson 5.6 - Redundant States in Sequential Circuits


Descrizione della prova d'ESAME

ESAMI 2016/2017:

Venerdì 30 giugno 2017, dalle ore 14:00 alle ore 16:00, sarà possibile prendere visione del proprio compito d'esame presso lo studio del Prof. Cantoni, al piano D del Dip. di Ingegneria Industriale e dell'Informazione.


ESAMI 2015/2016:
ESAMI 2014/2015:


Materiale didattico consigliato:


Contact:    virginio.cantoni@unipv.it (prof. Virginio Cantoni)